Бесплатно создать живой форум для общения, сайта, игр!
Ведущий российский сервис бесплатных форумов ЖивыеФорумы.ру
Удобные, многофункциональные и надёжные форумы бесплатно.

Фавикон: МИЭТ:ИЭМС. Консультационный центр.

«МИЭТ:ИЭМС. Консультационный центр.»

МИЭТ:ИЭМС. Консультационный центр.
МИЭТ:ИЭМС. Консультационный центр.

Активные темы на форуме «МИЭТ:ИЭМС. Консультационный центр.»:

Литература. Книги/учебники.
Последнее сообщение от gummi в :

14. Дэвид М. Хэррис, Сара Л. Хэррис. Цифровая схемотехника и архитектура компьютера. Скачать

Хорошая книжка обо всем. Начинается с простейших схем КМОП логических элементов и функциональных блоков. Проходит через схемы памяти, триггеры, последовательностные схемы и конечные автоматы (с примерами их описания на языках System Verilog И VHDL). И заканчивается архитектурой микропроцессоров и составлением программ для них.

В каждой главе набор упражнений для тренировки.
Также в каждой главе есть "ВОПРОСЫ ДЛЯ СОБЕСЕДОВАНИЯ". (Приведенные ниже вопросы обычно задают на собеседованиях на вакансии ...)

Про архитектуру процессоров и ассемблер в учебном процессе врядли понадобится. А вот все остальное, включая VHDL и Verilog, может быть полезно студентам 3-6 курсов.

Практические советы по OrCAD/Schematics. Схемотехническая часть к.р.
Последнее сообщение от gummi в :

В книжке Ракитина схема одноразрядного сумматора на проходных ключах (рис.5.8) дана с двумя ошибками:

1. все проходные ключи включены вверх ногами - надо поменять местами N- и Р-канальные транзисторы всех ключей;

2. не помечены узлы на входах и выходах проходных ключей внутренних XORов (первый и последний проходные ключи, см. рис. 5.7.б)

2015/16 год. Курсовые работы по ОПЭКБ.
Последнее сообщение от gummi в :

4-й курс, осенний семестр. К.п. "Основы проектирования электронной компонентной базы".
Тут вскоре появятся некоторые пояснения по заданиям на курсовые проекты 2015-2016 учебного года.

Требования к оформлению курсовой работы
Последнее сообщение от gummi в :

Вот файл с распростаненными ошибками в содержании и оформлении пояснительной записки к курсовому проекту. (Скачать)

Многие ошибки связаны с использованием "файла-шаблона" и кочуют из курсача в курсач.
Там ошибки подсвечены и синим жирным курсивом я написал комментарии к ним.

При проверке я обращаю внимание:
1. на ошибки в правилах оформления;
2. на неполное изложение материала - описание работы устройства, описание функционального назначения блоков устройства в структурной схеме;
3. стилистические ошибки в изложении;
4. точность численных значений в схемотехнической и аналитической частях работы я тоже в состоянии проверить, причем быстро (минут за 5).

Постом выше есть ГОСТы по оформлению текстовых документов. Рекомендую с ними ознакомиться на досуге и осознать необходимость придерживаться их требований.
Прочтите хотя бы первые два ГОСТа, касательно шрифтов, подписей к рисункам, таблицам, формулам и пр. Требования к изложению материала документа там тоже есть.

2015 год. Курсовые проекты "Моделирование схем".
Последнее сообщение от gummi в :

Устранение GLITCH и "серых" отрезков временных диаграмм.

Для начала приведу наглядную картинку.

Веселая картинка

2015 год. Курсовые проекты "Моделирование схем".

На ней простейший RS-триггер, собранный на элементах библиотеки 74НС.
Рядом нарисованы результаты моделирования в OrCAD 10.0 и 16.5. Видно, что в 16.5 моделирование первой версии триггера проходит неудачно из-за гонок цифровых сигналов.

Тут же на картинке приведено окошечко настроек цифрового моделирования Digital Setup.

Дальнейшие танцы с бубном показали, что в OrCAD 16.5 первая версия триггера перестает работать при настройках Timing Mode = "Maximum" (появляется серость) и "Worst Case" (появляется желтизна).

Вывод. Если при моделировании возникают симптомы, перечисленные далее, то надо попробовать переключить Timing Mode. Если не помогает, то попробовать изменить схему по аналогии с картинкой. Заменить двухвходовые элементы трехвходовыми.
Симптомы:
- сообщения о GLITCH;
- серые линии, переходящие в красные;
- желтые линии, переходящие в красные.

Если замена элементов помогла оживить цифровое моделирование, то в схемотехнической схеме все равно надо ставить правильные вентили - двухвходовые.

Установка OrCAD
Последнее сообщение от gummi в :
tynec написал(а):

Вопрос по пункту 5. Дополнительные функции для измерений задержек и фронтов сигналов в графическом постпроцессоре PSpice A/D.
Файл pspice.prb с ЯД скачал, но ссылка на "порядок установки" - http://gummiqdn.liveforums.ru/viewtopic.php?id=9#p31 - битая.

Чтобы установить доп. функции, нужно просто заменить файл \Cadence\SPB_16.5\tools\pspice\Common\pspice.prb на скачанный, или как-то иначе?

Вот правильная ссылка Практические советы по OrCAD/Schematics. Схемотехническая часть к.р.

А вообще да, просто заменить исходный файл. Родной файл можно на всякий случай забэкапить.

P.S.: ссылку на порядок установки в разделе файлов поправил.

Топологический редактор "LayoutEditor">>Альтернатива Microwind2
Последнее сообщение от gummi в :
Ильдар написал(а):

Как перенести половину проекта из microwind в layout? Дело в том, что эта "хорошая" программа не умеет запоминать больше 1го последнего действия, копирование элемента происходит криво (копируешь,а он копируется куда нибудь рядом с копируемым объектом,а не там где тебе это надо),от 500кб программы конечно и стоит ожидать такого.Какой топологической программой нужно пользоваться,для того,что бы использовать сгенерированый netlist из shematics для автоматической выкладки моих вентилей,а так же связей для дальнейшей безошибочной ручной трассировки?
Спасибо.

Отредактировано Ильдар (Вчера 23:02:00)


Кратко - НИКАК.

Я не видел ни одного редактора, который поддерживал бы топологический формат файлов Microwind (MSK).
Однако, уже во втором микровинде есть команда Save As, а в ней якобы есть возможность сохранить в формате GDSII.
Вся прелесть в том, что эта функция в МВ2 не работает. Мб в более поздних  версиях МВ2 это исправлено, но в них я не уверен в правильности файлов технологий (RUL).
В любом случае, прорисовка КМОП пары в МВ2 требует 3 слоев (n+|p+|poly), а в Layouteditor - 4 слоя (active|n+|p+|poly) - и это очень существенное отличие, т.к. на пары active-n+ и active-p+ есть соответствующие правила проектирования.

P.S.:Перенес сообщение.

Практические советы по OrCAD/Schematics
Последнее сообщение от gummi в :

В прошлом семестре с кр ЦИС и в этом семестре с ОПЭКБ (КМИП) стала довольно часто попадаться ошибка в схемах функциональных блоков, приводящая к параллельным закороткам между одинаковыми блоками на общей схеме устройства.

Ошибка связана с использованием меток глобальных узлов  BUBBLE и GLOBAL внутри символов, т.е. в их схемах-начинках. Вот пара скриншотов поясняющих, как правильно делать, а как делать нельзя.
Дело в том, что все bubble с одинаковым именем будут электрически соединены между собой вне зависимости от того, на каком уровне иерархии сложного устройства вы их использовали.

Например см. скрины. В схеме мультиплексора (МХ) кроме "интерфейса" информационные входы отмечены еще и bubble "Xi". Допустим, в схеме устройства использовано два таких мультиплексора. Пусть на вход Х1 певого МХ подается сигнал А, а к Х1 второго МХ подключен сигнал В. Тогда получится, что А и В закорочены между собой через одноименные bubble "X1" внутри каждого МХ. => Схема моделироваться не будет.

Скрины:

Практические советы по OrCAD/Schematics  Практические советы по OrCAD/Schematics Практические советы по OrCAD/Schematics

Итого вывод - не использовать bubble и global в межсоединениях в схемах-начинках функциональных блоков. Единственное исключение - общий узел питания в начинках схемотехнических логическиих элементов (global "Vdd" в схемах лог.вентилей на транзисторах.)

P.S.: Внимательные люди увидят, с помощью каких источников в логическом моделировании подавать константы 0 и 1.
P.Р.S.: Кто-то заинтересуется, как очистить картинки схем от "лишней" информации - сетки, имен/названий элементов и блоков. Почитать можно в Schematics(all).pdf в разделе меню Options => Display Preferences...

2014 год. Курсовые ОП ЭКБ (бывший КМИП). Пояснения. Вопросы.
Последнее сообщение от gummi в :

Индивидуальные варианты

Описание работы устройств, заданных по индивидуальным вариантам можно найти, например, в книгах Угрюмова и Титце/Шенка. (см. здесь раздел литературы)
Для получения нужного устройства может потребоваться сделать простые преобразования типа перехода к заданному логическому базису и/или изменение разрядности обрабатываемых чисел.

В вариантах с контролем по модулю два (контроль четности) разрабатываемый блок должен быть универсальным, т.е. способным работать как на передаче, так и на приеме передаваемых многоразрядных слов.

Компараторы и сумматоры должны иметь входы/выходы повышения разрядности.

(про мажоритарные элементы напишу чуть позже)